SynaptiCAD Product Suite(電子設(shè)計(jì)自動(dòng)化工具)

電子設(shè)計(jì)自動(dòng)化工具（SynaptiCAD Product Suite）是一款電子互動(dòng)設(shè)計(jì)工具，這個(gè)互動(dòng)概念貫穿于所有的接口。您可以開(kāi)始分析和模擬設(shè)計(jì)理念，毋須經(jīng)完成整個(gè)電路模型或示意圖，幫助工程師他們的設(shè)計(jì)進(jìn)行批判性的審視。電子設(shè)計(jì)自動(dòng)化（EDA:Electronic Design automation）是將計(jì)算機(jī)技術(shù)應(yīng)用于電子設(shè)計(jì)過(guò)程中而形成的一門(mén)新技術(shù)，它已經(jīng)被廣泛應(yīng)用于電子電路的設(shè)計(jì)和仿真，集成電路的版圖設(shè)計(jì)、印刷電路板的設(shè)計(jì)和可編程器件的編程等各項(xiàng)工作中。 模擬集成電路以及混合電路設(shè)計(jì)自動(dòng)化的發(fā)展尚不成熟，能提供主要的自動(dòng)化功能的軟件有Cadece Virtuoso和BtEDA。

功能特色：

1.TestBencher Pro：

用于從獨(dú)立于語(yǔ)言的時(shí)序邏輯表生成交互式VHDL,Verilog, OpenVera,e, 和TestBuilder 測(cè)試基準(zhǔn)及總線功能的模型。生成的測(cè)試基準(zhǔn)能提供基于仿真相應(yīng)的不同的激發(fā)向量，以便于測(cè)試基準(zhǔn)功能作為一個(gè)被測(cè)試系統(tǒng)環(huán)境的動(dòng)作模型正常工作。 TestBencher Pro是一個(gè)優(yōu)秀的測(cè)試大規(guī)模FPGA 和 ASIC設(shè)計(jì)的工具。

2.WaveFormer Pro：

由時(shí)序圖分析器、模擬器和測(cè)試向量生成器組合而成。它為設(shè)計(jì)人員提供了一個(gè)集成的環(huán)境，可以用來(lái)開(kāi)發(fā)數(shù)字和模擬線路的時(shí)序圖。WaveFormer Pro可以由Spice模擬器，mathematica，或Matlab等工具輸入模擬數(shù)據(jù)。還可以利用WaveFormer Pro 內(nèi)部擁有的波形函數(shù)直接生成模擬信號(hào)；或者將從總線上得到的數(shù)字信號(hào)變換成模擬信號(hào)。還可以將模擬信號(hào)波形逐段線性地變換成Spice模擬器的電壓信號(hào)源。

3.SimuTAG：

一款功能強(qiáng)大和實(shí)時(shí)地查證出 FPGAs 的錯(cuò)誤的系統(tǒng)?？山?jīng)由比較FPGA 功能規(guī)則反證RTL樣式模擬規(guī)則，迅速發(fā)現(xiàn)邏輯和綜合錯(cuò)誤。

4.BugHunter Pro：

一款用于 Verilog， VHDL 和 C++ 模擬器的圖形調(diào)試系統(tǒng)。BugHunter 支持所有主要的 HDL 模擬器，其主要功能包括：?jiǎn)我徊襟E調(diào)試、波形數(shù)據(jù)串流、項(xiàng)目管理等等?？梢詡蓽y(cè)程序與幫助系統(tǒng)的交互過(guò)程從而發(fā)現(xiàn)問(wèn)題所在。

5.VeriLogger Pro：

Verilog模擬器軟件。提供一個(gè)綜合了傳統(tǒng)Verilog模擬器所有特征的仿真環(huán)境，它具有強(qiáng)大的圖形測(cè)試矢量產(chǎn)生器。VeriLogger的快速模型測(cè)試使用戶可以對(duì)設(shè)計(jì)中的每個(gè)模型進(jìn)行“自底向上”的測(cè)試。

6.PinPort：

提供數(shù)字硬件與Verilog 或C++的虛擬接口環(huán)境。

7.DataSheet Pro：

時(shí)間表文件夾管理工具。

8.Timing Diagrammer Pro：

時(shí)間表設(shè)計(jì)工具。

9.Gigawave Viewer：

波形觀測(cè)器。